衡量半导体工艺进步的最好方法(上)

2020-07-24来源: EEWORLD关键字:半导体工艺  制程  节点

在半导体技术领域最著名的就是摩尔定律了。55多年来,这个“定律”一直在描述和预测晶体管的微缩规律,即约每隔18-24个月便会增加一倍,性能也将提升一倍。换言之,每一美元所能买到的电脑性能,将每隔18-24个月翻一倍以上。这一定律揭示了信息技术进步的速度 。就像一些基于物理原理的末日时钟一样,随着工程师们设法定期将晶体管数量增加一倍,节点的数量在过去几十年里不断下降。

 

当Gordon Moore第一次指出以他的名字命名的趋势时,还没有节点这种东西,一块IC上撑死也就经济地集成只有大约50个晶体管。

 

但是经过几十年的努力和数千亿美元的投资,看看我们已经走了多远!如果你使用的是一款高端智能手机,那么它内部的处理器使用的技术应该是7纳米节点。这意味着在一平方毫米的硅中有大约1亿个晶体管。在5nm节点上制造的处理器现在已经开始生产,科技巨头们期望在十年内研发1纳米节点。

 

然后呢?

 

想想看1纳米还不到5个硅原子的宽度。因此,你有理由认为,摩尔定律很快就会消失,半导体制造技术的进步也不会带来处理能力的进一步飞跃,而固态器件工程将是一条死胡同。

 

但你错了…

 

半导体技术节点系统描绘的画面误导了你。事实上,7纳米晶体管的大多数关键特性实际上要比7纳米大得多,而且这种命名法和物理现实之间的脱节已经持续了大约20年。当然,这不是什么秘密,但它确实会带来一些非常不幸的后果。

 

首先,对“节点”的持续关注掩盖了这样一个事实——即使在CMOS晶体管的几何形状不再被压缩后,半导体技术仍将以切实可行的方式继续推动计算的发展。另一个原因是,对半导体发展的持续的以节点为中心的观点不能像过去那样为行业指明前进的方向。最后,让人恼火的是,如此多的股票被投入到一个根本毫无意义的数字中。

 

为了找到更好的方式来标志该行业里程碑,以便产生更好的替代品。但是,在一个竞争激烈的行业,专家们会拧成一股绳支持其中一个吗?但愿如此,这样我们就能再次有一种有效的方式来衡量这个世界上最大、最重要和最具前景的行业的进步情况了。

 

那么,我们是如何到达这样一个境界的呢?在过去的几百年里,可以说是最重要的技术的进步似乎有一个自然的终点。自1971年英特尔4004微处理器发布以来,MOS晶体管的线性尺寸缩小了大约1000倍,而单片芯片上的晶体管数量增加了大约1500万倍。用来衡量集成密度这一显著进步的指标主要是称为晶体管半节距(half-pitch)或栅极长度(gate length)。幸运的是,在很长一段时间里,他们的数量几乎相同。

 

晶体管半节距(half-pitch)是指芯片内部互联线间距离的一半,也即光刻间距的一半。在二维晶体管或“平面”晶体管设计中,栅极长度测量晶体管的源极和漏极之间的空间。在这个空间里有控制源极和漏极之间电子流动的器件的栅极堆栈。它是决定晶体管性能的最重要的尺寸,因为较短的闸极长度意味着更快的开关设备。

 

在栅极长度和晶体管半节距大致相等的时代,它们成为芯片制造技术的标志性特征,我们称为节点数。每一代芯片上的这些功能通常会缩小30%。这样的缩小会使晶体管密度增加一倍,想想看,将矩形的x和y尺寸减小30%就意味着面积减半。

 

在20世纪70和80年代,闸极长度和晶体管半节距一直发挥着它的作用,但在90年代中期,这两个功能开始分离。为了继续在速度和设备效率方面取得突破性进展,芯片制造商比该设备的其他特性更积极地缩小了闸极长度。例如,使用所谓的130纳米节点制造的晶体管实际上有70纳米的栅极。其结果是摩尔定律密度倍增途径的延续,但闸极长度会不成比例地缩小。然而,在很大程度上,工业仍然坚持以旧的节点命名。

 

无意义的技术节点

 

在20世纪90年代中期之前,逻辑技术节点等同于它们所生产的CMOS晶体管的栅极长度。实际的闸极长度缩短了一段时间,然后又停止了收缩。

 

Before the mid-1990s, logic technology nodes were synonymous with the gate length of the CMOS transistors they produced. Actual gate lengths shrunk faster for a while, then stopped shrinking.

 

GMT方法

 

光刻的限制——最先进的光刻技术,极紫外线光刻是依靠波长为13。5纳米的光。这意味着芯片功能将很快停止微缩。芯片制造商将不得不转向单片3D集成,增加设备层,以不断增加硅CMOS的密度。GMT方法通过描述两个最关键特征的大小,接触闸极间距和金属间距,以及层数来跟踪这一过程。

 

Limits of Lithography: The most advanced lithography technology, extreme ultraviolet lithography, relies on light with a wavelength of 13.5 nanometers. That means chip features will soon stop shrinking. Chipmakers will have to turn to monolithic 3D integration, adding tiers of devices, to keep density increases coming in silicon CMOS . The GMT method tracks this by stating the size of the two most crucial features, contacted gate pitch and metal pitch, as well as the number of tiers.

 

21世纪初的发展使两种技术之间的差距进一步拉大,处理器遇到了耗电量的限制。好在工程师们找到了让设备不断改进的方法。例如,将晶体管的部分硅置于压力之下,可以使电荷载流子在较低的电压下以更快的速度通过,从而提高CMOS器件的速度和功率效率,而不会使闸极长度大大减小。

 

由于电流泄漏问题需要对CMOS晶体管进行结构调整,这就有些麻烦。在2011年,当英特尔在22nm节点上改用FinFET时,该设备拥有26nm的栅极长度、40nm的半节距和8 nm宽的鳍。

 

IEEE Life研究员、英特尔资深人士Paolo Gargini表示:“节点编号“在那时已经完全没有意义了,因为它与你能找到的任何与你在做什么有关的维度都没有关系,”他领导着一项新的度量标准。

 

半导体行业需要更好的方法,这是一个广泛的共识。解决方法很简单,就是根据晶体管的实际特性的大小重新排列命名法。这并不意味着回到闸极长度,这不再是最重要的特征。而是建议使用两种表示制造逻辑晶体管所需区域的实际限制的方法。一种叫做接触栅距(contacted gate pitch)。指的是从一个晶体管的栅极到另一个晶体管栅极的最小距离。另一个重要的度量——金属间距,测量两个水平连接之间的最小距离。

 

Arm的首席研究工程师Brian Cline解释,这两个值是在新流程节点中创建逻辑的“最小公分母”。这两个值的乘积是晶体管最小可能面积的一个很好的估值。每一个其他设计步进形成逻辑或SRAM单元,电路块增加了这个最小值。“一个良好的逻辑过程加上深思熟虑的物理设计特性,将使这个价值的降低最小。”

 

Gargini是IEEE国际设备与系统路线图(IRDS)的主席,他在4月份提议通过采用三位数的标准来“回归现实”,该标准结合了接触门螺距(G)、金属螺距(M),以及对未来芯片至关重要的芯片上设备的层数(T)。这样可预测未来节点的各个方面,以便行业及其供应商有一个统一的目标。

 

ITRS的Gargini 解释:“要评估晶体管密度,你只需要知道这三个参数。”

 

IRDS的路线图显示,即将推出的5纳米芯片具有48nm的栅极间距,36nm的金属间距,以及单一层制米制G48M36T1。它传达了比“5纳米节点”更有用的信息。

 

与节点命名法一样,该GMT度量标准的栅极间距和金属间距值将在整个十年中继续减小。然而,他们这样做的速度会越来越慢,按照目前的进展速度,大约在10年后达到终点。到那时,金属节距将接近极值紫外光刻技术所能解决的极限。虽然上一代光刻机的成本效益远远超过了193nm波长的可感知极限,但没人认为在极端紫外线下也会发生同样的事情。

 

Gargini :“大约在2029年,我们会达到光刻技术的极限,”在那之后,“剩下的方法就是堆叠……这是我们增加密度的唯一方法。”

 

此时层级数(T)开始变得重要起来。今天先进的CMOS硅是一层晶体管,由十几层金属互连连接成电路。但如果你能制造出两层晶体管,你就能一举将设备的密度提高一倍。

 

对于硅CMOS来说,目前还处于实验室阶段,但不会太久。十多年来,工业研究人员一直在探索生产“单片3D IC”的方法,这种芯片是一层又一层的晶体管叠加在一起。然而这并不容易,因为硅加工的温度通常很高,建造一层会破坏另一层。然而,一些工业研究机构(比利时纳米技术研究公司Imec、法国的CEA-Leti和英特尔) 正在开发可以在CMOS逻辑- nmos和pmos中制造这两种类型的晶体管的技术。

 

如今的非硅技术可以更早实现3D互联。例如,麻省理工学院教授Max Shulaker和他的同事已经参与了依赖于碳纳米管晶体管层的3D芯片的开发。此技术可以在相对较低的温度下加工这些设备,如此一来就可以比硅设备更容易地将它们多层叠加起来。

 

另一些人则致力于在硅之上的金属互连层内构建逻辑或存储设备。其中包括由二硫化钨等原子薄半导体制成的微机械继电器和晶体管。

 

大约一年前,一群著名的学者聚集在加州大学伯克利分校的校园里,提出了他们自己的衡量标准。

 

这个非正式的小组包括了半导体研究领域的一些大名鼎鼎的人物。参加2019年6月会议的是伯克利的三位工程师: Chenming Hu, Tsu-Jae King Liu, and Jeffrey Bokor。Bokor是该大学电气工程系主任。胡是世界上最大的半导体制造商台积电的前技术总监,今年他获得了IEEE荣誉奖章。刘是工程学院院长和英特尔董事会成员。来自伯克利的Sayeef Salahuddin也是在场的,他是开发铁电装置的先驱。

 

斯坦福大学的Philip Wong是台积公司的教授和企业研究副总裁,Subhasish Mitra发明了一项关键的自测技术,并与Wong合作开发了第一台基于碳纳米管的计算机,James D. Plummer是英特尔的前董事会成员,也是斯坦福大学任职时间最长的工程系院长。TSMC研究员Kerem Akarvardar和麻省理工学院的Dimitri Antonidis随后加入。

 

Liu表示,他们都感到自己所在领域对优等生,尤其是美国学生的吸引力正在下降。这种信念背后的逻辑似乎很简单:如果你看到一个领域从现在起10年之内都不可能取得进步,为什么还要花4到6年的时间来训练它?她表示,当“我们实际上需要越来越多的创新方案来继续推动计算机技术的发展”时,这种对顶尖学生缺乏吸引力的现象就出现了。”

 

这些专家寻求一种能消除节点末日时钟的度量标准。他们认为,至关重要的是,这个度量应该没有自然终点。换句话说,数字应该随着进步而上升,而不是下降。它还必须是简单的,准确的,并且与改进半导体技术的主要目的相关——更有能力的计算系统。

 

为了实现这一目标,他们想要的不仅仅是像IRDS的GMT度量标准那样仅仅描述用于制造处理器的技术。他们想要的指标不仅要考虑处理器,还要考虑影响整个计算机系统性能的其他关键方面。这可能看起来过于雄心勃勃,也许确实如此,但它与计算机的发展方向相吻合。

 

如果我们打开Intel Stratix 10现场可编程门阵列的封装,你会发现它不仅仅是一个FPGA处理器。在封装内,处理器Die被一系列“chiplets”所包围,其中值得注意的是,包括两个高带宽DRAM芯片。一小片蚀刻着密集互连阵列的硅将处理器与存储器连接起来。

 

计算机最基本的功能就是:逻辑、内存以及它们之间的连接。因此,为了提出他们的新度量,Wong和他的同事选择了这些成分的密度作为参数,分别称为DL、DM和DC。结合下标,他们这个方法称为LMC度量。

 

LMC度量的发起者表示,DL、DM和DC的改进共同对计算系统的总体速度和能源效率做出了主要贡献,特别是在当今以数据为中心的计算时代。他们绘制了历史数据,显示了逻辑、记忆和连通性的增长之间的相关性,这表明DL、DM和DC的平衡增长已经持续了几十年。他们认为,这种平衡隐含在计算机架构中,而且令人惊讶的是,它适用于各种复杂程度的计算系统,从移动和桌面处理器一直到世界上最快的超级计算机。Wong表示,这种均衡的增长表明,未来也需要类似的改善。

 

下一篇我们将重点讲述LMC的度量方法,以及它和GMT有何不同?晶体管的数量将在何时达到巅峰?


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